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在臺積電推出4nm制程之后，接下來就是3nm制程，事實上對于企業客戶來說，相比較4nm，3nm制程更像是5nm的更新換代版，正常來說就應該是從5nm跳躍至3nm制程。目前臺積電已經表示3nm完成了風險試產，即將進入到量產階段，預計今年下半年開始量產。而臺積電似乎也希望將3nm制程作為一個長壽的工藝制程進行看待，未來將會推出不同版本的3nm制程，比如說N3、N3B以及N3E，其中N3E照理來說應該是強化版，然而現在有消息稱為了提升產品的良率以及降低設計成本，臺積電計劃將N3E作為青春版進行研發，從而加快研發進度。

作為晶圓制造中比較重要的一部分，光刻層的層數多少將會直接影響到晶體管的密度，根據目前的消息，臺積電計劃減少N3E的光刻層數量，原來計劃推出25層的光刻層，而現在只有21層，當然更低的光刻層也就意味著設計難度的降低以及更高的產率，進而減少晶圓代工的成本，畢竟現在的消息稱3nm制程的代工價格超過了30000美元，對于廠商來說是一個不小的負擔。

當然更低的光刻層數也就意味著更低的晶體管密度，預計N3E將會比標準的N3工藝降低8%的密度，當然比目前5nm制程還是提升了60%的晶體管密度，同時得益于設計難度的降低，N3E制程工藝也將提前量產，預計在2023年第二季度商用，大家應該可以在2024年看到基于N3E所打造的芯片。